Журнал
ИЗВЕСТИЯ ВЫСШИХ УЧЕБНЫХ ЗАВЕДЕНИЙ «ПРИБОРОСТРОЕНИЕ»
УДК:681.327
Номер:4 (57)
Скачать PDF379 Кбайт
Предложен метод формального описания внутренних временных ограничений вычислительных систем на уровне отдельных коммуникационных операций (транзакций), ориентированный на снижение сложности аппаратного исполнения соответствующих встроенных средств мониторинга и диагностики. На базе предложенного подхода спроектировано IP-ядро монитора временных ограничений для систем на кристалле с топологией „общая шина“, приведены результаты его экспериментальной реализации на ПЛИС.