ПРОЕКТИРОВАНИЕ АДАПТИВНОЙ НЕЧЕТКО-ЛОГИЧЕСКОЙ СИСТЕМЫ УПРАВЛЕНИЯ. ЧАСТЬ II
66 М. В. Бобырь
УДК 621:658.011.56
М. В. БОБЫРЬ
ПРОЕКТИРОВАНИЕ АДАПТИВНОЙ НЕЧЕТКО-ЛОГИЧЕСКОЙ СИСТЕМЫ УПРАВЛЕНИЯ.
ЧАСТЬ II
Рассмотрены вопросы, связанные с проектированием адаптивной нечеткологической системы управления прецизионным оборудованием. Приведены структурные схемы, позволяющие оценить принцип ее работы.
Ключевые слова: нечеткая логика, нечеткий логический вывод, системы управления, адаптация.
Введение. В первой части настоящей статьи была рассмотрена структура адаптивной нечетко-логической системы управления оборудованием с ЧПУ, позволяющей в режиме реального времени компенсировать возмущающие воздействия на технологическую систему „станок—приспособление-инструмент—деталь“ [1, 2]. Ниже рассмотрены структурные элементы адаптивной системы управления и принцип их работы, которые не приведены в первой части статьи.
Элементные блоки адаптивной системы управления. Блок ввода выходной переменной (БВВП) используется для хранения информации о выходной переменной, заданной параметризованной функцией принадлежности (ФП). На рис. 1, а представлена его структурная схема, причем выходным является сигнал, формируемый на шине D[47…0].
Логические элементы DD7.1÷DD7.5 представляют собой ОЗУ (RAM16K), выполненные на логических схемах КР537РУ8. Для записи информации в ОЗУ необходимо установить в положение „логический нуль“ сигнал W/R=0. Процесс записи ячеек ОЗУ (прошивки) аналогичен записи данных в блок ввода информации. Так, например, если выходная переменная задана ФП, представленной на рис. 2, а, то терм y1 хранится в ОЗУ DD7.1 (y1→ DD7.1), при этом данные, передаваемые по А[9…0], соответствуют значениям по оси абсцисс терма y1, а данные, передаваемые по Y1[7…0], соответствуют значениям по оси ординат терма y1. Аналогично прошиваются и остальные ОЗУ: терм y2 → DD7.2, терм y3 → DD7.3, терм y4→DD7.4, терм y4 → DD7.5. Следует учитывать, что данные, вводимые по Y1[7…0], являются целыми числами и находятся в диапазоне 0—255. Чтобы данные величины принадлежали диапазону значений 0—1, их необходимо разделить на 100. Для передачи информации из БВВП необходимо на входе логических элементов ОЗУ (DD7.1÷DD7.5) установить W/R=1.
Блок усечения термов выходной переменной (БУТВП) предназначен для усечения термов выходной функции принадлежности. Структурная схема данного блока приведена на рис. 1, б, а графический результат выполнения данной операции — на рис. 2, б. Логические элементы DD8.1÷DD8.10 выполнены на компараторах К555СП1. Буферные схемы DD9.1÷DD9.10 выполнены на элементах К555АП6. Блоки ОЗУ DD10.1÷DD10.5 выполнены на ОЗУ (RAM16K) КР537РУ8.
Для записи минимального значения между d и с в ОЗУ необходимо с помощью выхода микроконтроллера RB3 подать на входной ОЗУ W/R сигнал логического нуля, т.е. W/R=0. Связки компараторов выбирают минимальный сигнал и пропускают его в буфер данных. Рассмотрим случай y1 == < К555СП1 <
DD8.1
A == B
>> == < К555СП1 <
DD8.2
y2[15…8] d2[15…8]
y2[15…12] d2[15…12]
+5V
y2[11…8] d2[11…8]
A == B
>> == < К555СП1 <
DD8.3
A == B
>> == < К555СП1 <
DD8.4
y3[23…16] d3[23…16]
y3[23…20] d3[23…20]
+5V
y3[19…16] d3[19…16]
A == B
>> == < К555СП1 <
DD8.5
A == B
>> == < К555СП1 <
DD8.6
y4[31…24] d4[31…24]
y4[31…28] d4[31…28]
+5V
y4[27…24] d4[27…24]
A == B
>> == < К555СП1 <
DD8.7
A == B
>> == < К555СП1 <
DD8.8
y5[39…32] d5[39…32]
y5[39…36] d5[39…36]
+5V
y5[35…32] d5[35…32]
A == B
>> == < К555СП1 <
DD8.9
A == B
>> == < К555СП1 <
DD8.10
DD9.1
E BD T
A1 B1 .. .. .. .. A8 К555АП6 B8
DD9.2
E BD T
A1 B1 .. .. .. .. A8 К555АП6 B8
DD9.3
E BD T
A1 B1 .. .. .. .. A8 К555АП6 B8
DD9.4
E BD T
A1 B1 .. .. .. .. A8 К555АП6 B8
DD9.5
E BD T
A1 B1 .. .. .. .. A8 К555АП6 B8
DD9.6
E BD T
A1 B1 .. .. .. .. A8 К555АП6 B8
DD9.7
E BD T
A1 B1 .. .. .. .. A8 К555АП6 B8
DD9.8
E BD T
A1 B1 .. .. .. .. A8 К555АП6 B8
DD9.9
E BD T
A1 B1 .. .. .. .. A8 К555АП6 B8
DD9.10
E BD T
A1 B1 .. .. .. .. A8 К555АП6 B8
e1[7…0]
DD10.1
DA 0 RAM 16K 0 :: 79 от RB3 W/R 0/1
E[39…0]
А[9…0]
e2[15…8] DD10.2
D 0
RAM 16K
A 0
:: 79
от RB3 W/R
0/1
e3[23…16] DD10.3
D 0
RAM 16K
A 0
:: 79
от RB3 W/R
0/1
e4[31…24] DD10.4
D 0
RAM 16K
A 0
:: 79
от RB3 W/R
0/1
e5[39…32] DD10.5
D 0
RAM 16K
A 0
:: 79
от RB3 W/R
0/1
Рис. 1
ИЗВ. ВУЗОВ. ПРИБОРОСТРОЕНИЕ. 2013. Т. 56, № 6
68 М. В. Бобырь
а) µy y1 y2 y3 y4 y5
б) µy
0,8 0,8
d4
0,4
0,4 d3 111100 101000
0 200 220 240 260 280 300 320 y
0 d5 000101 200 220 240 260 280 300 320 y
Рис. 2
Блок объединения усеченных термов выходной переменой (БОУТВП) используется для
объединения усеченных термов выходной ФП в один массив данных (рис. 3). Структурная
схема данного блока приведена на рис. 4, а. Логические элементы DD11.1÷DD11.8 выполне-
ны на компараторах К555СП1, буферные схемы DD12.1÷DD12.8 — на элементах К555АП6, блок ОЗУ DD13.1 — на ОЗУ (RAM16K) КР537РУ8. Для записи информации в блок ОЗУ
W/R=0. Для передачи сигналов (режим чтения) от блоков ОЗУ DD10.1÷DD10.5 необходимо
входной сигнал буферных схем DD10.1÷DD10.5 установить в состояние логической единицы.
µy
0,8 µ′(y)
0,4
0 200 220 240 260 280 300 320 y
Рис. 3
Связки компараторов выбирают максимальный сигнал из усеченных ФП, хранимых в
блоках ОЗУ DD10.1÷DD10.5 на шине Е[39…0], и пропускают его в буфер данных, построен-
ных на схемах DD12.1÷DD12.8. Принцип работы БОУТВП следующий. На вход компаратора DD11.1 подаются старшие
разряды e1[7…4] и e2[15…12], а на DD11.2 — младшие e1[3…0] и e2[11…8]. Если e1> == < К555СП1 <
DD11.1
A == B
>> == < К555СП1 <
DD11.2
f1[7…0] e3[23…16]
f1[7…4] e3[23…19]
+5V
f1[3…0] e3[18…15]
A == B
>> == < К555СП1 <
DD11.3
A == B
>> == < К555СП1 <
DD11.4
f2[15…8] e4[31…24]
f2[15…12] e4[31…28]
+5V
f2[11…8] e4[27…24]
A == B
>> == < К555СП1 <
DD11.5
A == B
>> == < К555СП1 <
DD11.6
DD12.1
E BD T A1 B1 f1[7…0] .. .. .. .. A8 К555АП6 B8
DD12.2
E BD T A1 B1 .. .. .. .. A8 К555АП6 B8
DD12.3 E[39…0]
E BD T A1 B1 f2[15…4] .. .. .. .. A8 К555АП6 B8
DD12.4
E BD T A1 B1 .. .. .. .. A8 К555АП6 B8
DD12.5
E BD T A1 B1 f3[23…16] .. .. .. .. A8 К555АП6 B8
DD12.6
E BD T A1 B1 .. .. .. .. A8 К555АП6 B8
f4[31…24] f4[27…24]
h [3…0]
DD14.1
A0 A1 A2 S0 A3 S1 B0 S2 B1 S8 B2 C4 B3 К555ИМ6 C0
f4[31…28] h [7…4]
DD14.2
A0 A1 A2 S0 A3 S1 B0 S2 B1 S8 B2 C4 B3 К555ИМ6 C0
к RС1 микроконтроллера
DD16.1
D RG Q 00
1
DD15.1
21
E BD T
3
42 5
A1 B1 h [7…0] .. ..
.. .. A8 К555АП6 B8
G
6 7
C
DR
3 4 5
DL
+5V S0
6
от RB4
S1
К555ИР13
R
7
0/1
в)
DD18.1
А [9…0] DD13.1
A 0
RAM 16K
D 0
:: 97
от RB3 W/R КР537РУ8
0/1
g[7…0] G
+5V
X 0
MPL
1
2
3
4
5
6
7
C
Y R
SE К555ИП9 EX
к RС2 Q микроконтроллера
g1
f3[23…16] e5[39…32]
f3[23…20] e5[39…36]
+5V
f3[19…16] e5[35…32]
A == B
>> == < К555СП1 <
DD11.7
A == B
>> == < К555СП1 <
DD11.8
DD12.7
E BD T
А [9…0] DD13.1
A1 ..
B1 f4[31…24] ..
D 0
RAM 16K
A 0
.. ..
::
A8 К555АП6 B8
79
DD12.8
от RB3 W/R
0/1
E BD T
A1 B1 .. .. .. .. A8 К555АП6 B8
А [9…2]
G +5V от RB4
DD19.1
D 0
RG
Q 0
1
21
3
42
5
63
7
C4
DR DL
S0 S1
К555ИР13
R
5 6 7
А [1…0]
G +5V от RB4
DD19.2
D 0
RG
Q 0
1
21
3
42
5
63
7
C4
DR DL
S0 S1
К555ИР13
R
5 6 7
Рис. 4
В режиме умножения на входе R должен действовать сигнал логической единицы. На входы схемы умножителя Х[7…0] подается параллельный код сигнала, записанного в ОЗУ DD13.1. На информационный вход Y умножителя DD18.1 передается последовательный код адреса, соответствующего номеру ячейки g[7…0], в которой хранятся данные, передаваемые на входы Х[7…0] умножителя. Вход умножителя С подключен к генератору импульсов G. Параллельный код адреса А[9…0] преобразуется в последовательный с помощью двух
ИЗВ. ВУЗОВ. ПРИБОРОСТРОЕНИЕ. 2013. Т. 56, № 6
70 М. В. Бобырь
сдвиговых регистров DD19.1÷DD19.2, которые работают в режиме „сдвиг вправо“. Регистровые схемы выполнены на цифровых схемах К555ИР13. Шина А[9…0] 10-разрядная, поэтому на первую схему DD19.1 подаются старшие разряды А[9…2], а на вторую DD19.2 — младшие А[1…0]. Чтобы информация не была потеряна при наращивании сдвиговых регистров, седьмой выход схемы DD19.1 подключен к входу DR второго сдвигового регистра DD19.2. Последовательный код с шины А[9…0] снимается с первого выхода второй схемы DD19.2 и передается на информационный вход умножителя Y. Такое подключение логических элементов позволяет выполнять операцию умножения двух операндов. Полученное произведение передается в последовательном коде на вход RC2 микроконтроллера, который помещает в своей памяти первое произведение. Далее последовательно перемножаются в умножителе DD18.1 последующие номера адресов ячеек памяти ОЗУ DD13.1 на соответствующие данные, хранимые в этих ячейках, а результат произведения записывается в память микроконтроллера. После выполнения всех операций умножения микроконтроллер по заданной программе рассчитывает суммарное значение произведений Σ1.
Для определения второй суммы Σ2 необходимо последовательно сложить все данные, записанные в буферную схему DD13.1. Для этого ОЗУ DD13.1 переводится в режим чтения информации, на входе W/R=1 устанавливается логическая единица, а на сумматоры DD14.1 передаются младшие разряды f4[27…24] и суммы h[3…0], полученные на i-й итерации, а на сумматор DD14.2 передаются старшие разряды f4[31…28] и суммы h[7…4]. В качестве сумматоров DD14.1÷DD14.2 используются цифровые схемы К555ИМ6. Результат суммирования, полученный на i-й операции, хранится в буферной схеме ОЗУ DD15.1. После выполнения всех итераций результирующая сумма Σ2 будет храниться в буферной схеме DD15.1. Для передачи полученного значения суммы Σ2 в микроконтроллер параллельный 8-разрядный код h[7…0] преобразуется в последовательный. Для этой операции используется регистр сдвига DD16.1, выполненный на логической схеме К555ИР13. На ее входы данных D подается 8-разрядный код h[7…0], а с седьмого выхода снимается последовательный код, который передается на вход микроконтроллера RC1.
После определения двух суммарных значений Σ1 и Σ2 МК по заданной программе выполняет процедуру деления первой суммы на вторую Σ1/Σ2. Результат процедуры является выходным значением, полученным в ходе реализации нечеткого логического вывода. Проведенные экспериментальные исследования показали эффективность предложенной адаптивной системы управления исполнительными механизмами оборудования с ЧПУ [7, 8], в частности, точность при механической обработке изделий повысилась не менее чем на 10 %, а скорость принятия управляющих решений при компенсации внешних факторов, действующих в режиме реального времени на технологическую систему „станок—приспособление— инструмент—деталь“, повысилась в 1,5 раза.
Заключение. Таким образом, предлагаемая структурная схема адаптивной системы управления исполнительными механизмами оборудования с ЧПУ, рассмотренная в первой части статьи, позволяет в режиме реального времени повысить точность механической обработки изделий, а также увеличить скорость принятия решений в случае воздействия внешних факторов.
Работа выполнена в рамках гранта Президента РФ МК-277.2012.8 и ФЦП, государственный контракт № 14.740.11.1003.
СПИСОК ЛИТЕРАТУРЫ
1. Яблочников Е. И., Молочник В. И., Гусельников В. С. Метод разработки групповых технологических процессов для оборудования с числовым программным управлением // Изв. вузов. Приборостроение. 2010. Т. 53, № 6. С. 63—67.
ИЗВ. ВУЗОВ. ПРИБОРОСТРОЕНИЕ. 2013. Т. 56, № 6
Автоматизированная система управления технологическими операциями
71
2. Акульшин Г. Ю., Бобырь М. В., Ширабакина Т. А. Система фиксации деталей на основе электрореологического эффекта // Изв. вузов. Приборостроение. 2012. Т. 55, № 2. С. 47—50.
3. Бобырь М. В., Титов В. С. Интеллектуальная система управления температурными деформациями при резании // Автоматизация и современные технологии. 2011. № 5. С. 3—7.
4. Бобырь М. В. Диагностика оборудования с ЧПУ методами нечеткой логики // Промышленные АСУ и контроллеры. 2010. № 1. С. 18—20.
5. Рутковская Д., Пилиньский М., Рутковский Л. Нейронные сети, генетические алгоритмы и нечеткие системы. М.: Горячая линия-Телеком, 2006. 452 с.
6. Угрюмов Е. П. Цифровая схемотехника. СПб: БХВ-Петербург, 2004. 528 с.
7. Титов В. С., Бобырь М. В., Милостная Н. А. Автоматическая компенсация тепловых деформаций шпиндельных узлов прецизионного оборудования с ЧПУ // Промышленные АСУ и контроллеры. 2006. № 11. С. 31—35.
8. Бобырь М. В., Титов В. С., Анциферов А. В. Алгоритм высокоскоростной обработки деталей на основе нечеткой логики // Мехатроника, Автоматизация, Управление. 2012. № 6. С. 21—26.
Максим Владимирович Бобырь
Сведения об авторе — канд. техн. наук, доцент; Юго-Западный государственный университет,
кафедра вычислительной техники, Курск; E-mail: fregat_mn@rambler.ru
Рекомендована Юго-Западным государственным университетом
Поступила в редакцию 18.02.13 г.
ИЗВ. ВУЗОВ. ПРИБОРОСТРОЕНИЕ. 2013. Т. 56, № 6
УДК 621:658.011.56
М. В. БОБЫРЬ
ПРОЕКТИРОВАНИЕ АДАПТИВНОЙ НЕЧЕТКО-ЛОГИЧЕСКОЙ СИСТЕМЫ УПРАВЛЕНИЯ.
ЧАСТЬ II
Рассмотрены вопросы, связанные с проектированием адаптивной нечеткологической системы управления прецизионным оборудованием. Приведены структурные схемы, позволяющие оценить принцип ее работы.
Ключевые слова: нечеткая логика, нечеткий логический вывод, системы управления, адаптация.
Введение. В первой части настоящей статьи была рассмотрена структура адаптивной нечетко-логической системы управления оборудованием с ЧПУ, позволяющей в режиме реального времени компенсировать возмущающие воздействия на технологическую систему „станок—приспособление-инструмент—деталь“ [1, 2]. Ниже рассмотрены структурные элементы адаптивной системы управления и принцип их работы, которые не приведены в первой части статьи.
Элементные блоки адаптивной системы управления. Блок ввода выходной переменной (БВВП) используется для хранения информации о выходной переменной, заданной параметризованной функцией принадлежности (ФП). На рис. 1, а представлена его структурная схема, причем выходным является сигнал, формируемый на шине D[47…0].
Логические элементы DD7.1÷DD7.5 представляют собой ОЗУ (RAM16K), выполненные на логических схемах КР537РУ8. Для записи информации в ОЗУ необходимо установить в положение „логический нуль“ сигнал W/R=0. Процесс записи ячеек ОЗУ (прошивки) аналогичен записи данных в блок ввода информации. Так, например, если выходная переменная задана ФП, представленной на рис. 2, а, то терм y1 хранится в ОЗУ DD7.1 (y1→ DD7.1), при этом данные, передаваемые по А[9…0], соответствуют значениям по оси абсцисс терма y1, а данные, передаваемые по Y1[7…0], соответствуют значениям по оси ординат терма y1. Аналогично прошиваются и остальные ОЗУ: терм y2 → DD7.2, терм y3 → DD7.3, терм y4→DD7.4, терм y4 → DD7.5. Следует учитывать, что данные, вводимые по Y1[7…0], являются целыми числами и находятся в диапазоне 0—255. Чтобы данные величины принадлежали диапазону значений 0—1, их необходимо разделить на 100. Для передачи информации из БВВП необходимо на входе логических элементов ОЗУ (DD7.1÷DD7.5) установить W/R=1.
Блок усечения термов выходной переменной (БУТВП) предназначен для усечения термов выходной функции принадлежности. Структурная схема данного блока приведена на рис. 1, б, а графический результат выполнения данной операции — на рис. 2, б. Логические элементы DD8.1÷DD8.10 выполнены на компараторах К555СП1. Буферные схемы DD9.1÷DD9.10 выполнены на элементах К555АП6. Блоки ОЗУ DD10.1÷DD10.5 выполнены на ОЗУ (RAM16K) КР537РУ8.
Для записи минимального значения между d и с в ОЗУ необходимо с помощью выхода микроконтроллера RB3 подать на входной ОЗУ W/R сигнал логического нуля, т.е. W/R=0. Связки компараторов выбирают минимальный сигнал и пропускают его в буфер данных. Рассмотрим случай y1 == < К555СП1 <
DD8.1
A == B
>> == < К555СП1 <
DD8.2
y2[15…8] d2[15…8]
y2[15…12] d2[15…12]
+5V
y2[11…8] d2[11…8]
A == B
>> == < К555СП1 <
DD8.3
A == B
>> == < К555СП1 <
DD8.4
y3[23…16] d3[23…16]
y3[23…20] d3[23…20]
+5V
y3[19…16] d3[19…16]
A == B
>> == < К555СП1 <
DD8.5
A == B
>> == < К555СП1 <
DD8.6
y4[31…24] d4[31…24]
y4[31…28] d4[31…28]
+5V
y4[27…24] d4[27…24]
A == B
>> == < К555СП1 <
DD8.7
A == B
>> == < К555СП1 <
DD8.8
y5[39…32] d5[39…32]
y5[39…36] d5[39…36]
+5V
y5[35…32] d5[35…32]
A == B
>> == < К555СП1 <
DD8.9
A == B
>> == < К555СП1 <
DD8.10
DD9.1
E BD T
A1 B1 .. .. .. .. A8 К555АП6 B8
DD9.2
E BD T
A1 B1 .. .. .. .. A8 К555АП6 B8
DD9.3
E BD T
A1 B1 .. .. .. .. A8 К555АП6 B8
DD9.4
E BD T
A1 B1 .. .. .. .. A8 К555АП6 B8
DD9.5
E BD T
A1 B1 .. .. .. .. A8 К555АП6 B8
DD9.6
E BD T
A1 B1 .. .. .. .. A8 К555АП6 B8
DD9.7
E BD T
A1 B1 .. .. .. .. A8 К555АП6 B8
DD9.8
E BD T
A1 B1 .. .. .. .. A8 К555АП6 B8
DD9.9
E BD T
A1 B1 .. .. .. .. A8 К555АП6 B8
DD9.10
E BD T
A1 B1 .. .. .. .. A8 К555АП6 B8
e1[7…0]
DD10.1
DA 0 RAM 16K 0 :: 79 от RB3 W/R 0/1
E[39…0]
А[9…0]
e2[15…8] DD10.2
D 0
RAM 16K
A 0
:: 79
от RB3 W/R
0/1
e3[23…16] DD10.3
D 0
RAM 16K
A 0
:: 79
от RB3 W/R
0/1
e4[31…24] DD10.4
D 0
RAM 16K
A 0
:: 79
от RB3 W/R
0/1
e5[39…32] DD10.5
D 0
RAM 16K
A 0
:: 79
от RB3 W/R
0/1
Рис. 1
ИЗВ. ВУЗОВ. ПРИБОРОСТРОЕНИЕ. 2013. Т. 56, № 6
68 М. В. Бобырь
а) µy y1 y2 y3 y4 y5
б) µy
0,8 0,8
d4
0,4
0,4 d3 111100 101000
0 200 220 240 260 280 300 320 y
0 d5 000101 200 220 240 260 280 300 320 y
Рис. 2
Блок объединения усеченных термов выходной переменой (БОУТВП) используется для
объединения усеченных термов выходной ФП в один массив данных (рис. 3). Структурная
схема данного блока приведена на рис. 4, а. Логические элементы DD11.1÷DD11.8 выполне-
ны на компараторах К555СП1, буферные схемы DD12.1÷DD12.8 — на элементах К555АП6, блок ОЗУ DD13.1 — на ОЗУ (RAM16K) КР537РУ8. Для записи информации в блок ОЗУ
W/R=0. Для передачи сигналов (режим чтения) от блоков ОЗУ DD10.1÷DD10.5 необходимо
входной сигнал буферных схем DD10.1÷DD10.5 установить в состояние логической единицы.
µy
0,8 µ′(y)
0,4
0 200 220 240 260 280 300 320 y
Рис. 3
Связки компараторов выбирают максимальный сигнал из усеченных ФП, хранимых в
блоках ОЗУ DD10.1÷DD10.5 на шине Е[39…0], и пропускают его в буфер данных, построен-
ных на схемах DD12.1÷DD12.8. Принцип работы БОУТВП следующий. На вход компаратора DD11.1 подаются старшие
разряды e1[7…4] и e2[15…12], а на DD11.2 — младшие e1[3…0] и e2[11…8]. Если e1> == < К555СП1 <
DD11.1
A == B
>> == < К555СП1 <
DD11.2
f1[7…0] e3[23…16]
f1[7…4] e3[23…19]
+5V
f1[3…0] e3[18…15]
A == B
>> == < К555СП1 <
DD11.3
A == B
>> == < К555СП1 <
DD11.4
f2[15…8] e4[31…24]
f2[15…12] e4[31…28]
+5V
f2[11…8] e4[27…24]
A == B
>> == < К555СП1 <
DD11.5
A == B
>> == < К555СП1 <
DD11.6
DD12.1
E BD T A1 B1 f1[7…0] .. .. .. .. A8 К555АП6 B8
DD12.2
E BD T A1 B1 .. .. .. .. A8 К555АП6 B8
DD12.3 E[39…0]
E BD T A1 B1 f2[15…4] .. .. .. .. A8 К555АП6 B8
DD12.4
E BD T A1 B1 .. .. .. .. A8 К555АП6 B8
DD12.5
E BD T A1 B1 f3[23…16] .. .. .. .. A8 К555АП6 B8
DD12.6
E BD T A1 B1 .. .. .. .. A8 К555АП6 B8
f4[31…24] f4[27…24]
h [3…0]
DD14.1
A0 A1 A2 S0 A3 S1 B0 S2 B1 S8 B2 C4 B3 К555ИМ6 C0
f4[31…28] h [7…4]
DD14.2
A0 A1 A2 S0 A3 S1 B0 S2 B1 S8 B2 C4 B3 К555ИМ6 C0
к RС1 микроконтроллера
DD16.1
D RG Q 00
1
DD15.1
21
E BD T
3
42 5
A1 B1 h [7…0] .. ..
.. .. A8 К555АП6 B8
G
6 7
C
DR
3 4 5
DL
+5V S0
6
от RB4
S1
К555ИР13
R
7
0/1
в)
DD18.1
А [9…0] DD13.1
A 0
RAM 16K
D 0
:: 97
от RB3 W/R КР537РУ8
0/1
g[7…0] G
+5V
X 0
MPL
1
2
3
4
5
6
7
C
Y R
SE К555ИП9 EX
к RС2 Q микроконтроллера
g1
f3[23…16] e5[39…32]
f3[23…20] e5[39…36]
+5V
f3[19…16] e5[35…32]
A == B
>> == < К555СП1 <
DD11.7
A == B
>> == < К555СП1 <
DD11.8
DD12.7
E BD T
А [9…0] DD13.1
A1 ..
B1 f4[31…24] ..
D 0
RAM 16K
A 0
.. ..
::
A8 К555АП6 B8
79
DD12.8
от RB3 W/R
0/1
E BD T
A1 B1 .. .. .. .. A8 К555АП6 B8
А [9…2]
G +5V от RB4
DD19.1
D 0
RG
Q 0
1
21
3
42
5
63
7
C4
DR DL
S0 S1
К555ИР13
R
5 6 7
А [1…0]
G +5V от RB4
DD19.2
D 0
RG
Q 0
1
21
3
42
5
63
7
C4
DR DL
S0 S1
К555ИР13
R
5 6 7
Рис. 4
В режиме умножения на входе R должен действовать сигнал логической единицы. На входы схемы умножителя Х[7…0] подается параллельный код сигнала, записанного в ОЗУ DD13.1. На информационный вход Y умножителя DD18.1 передается последовательный код адреса, соответствующего номеру ячейки g[7…0], в которой хранятся данные, передаваемые на входы Х[7…0] умножителя. Вход умножителя С подключен к генератору импульсов G. Параллельный код адреса А[9…0] преобразуется в последовательный с помощью двух
ИЗВ. ВУЗОВ. ПРИБОРОСТРОЕНИЕ. 2013. Т. 56, № 6
70 М. В. Бобырь
сдвиговых регистров DD19.1÷DD19.2, которые работают в режиме „сдвиг вправо“. Регистровые схемы выполнены на цифровых схемах К555ИР13. Шина А[9…0] 10-разрядная, поэтому на первую схему DD19.1 подаются старшие разряды А[9…2], а на вторую DD19.2 — младшие А[1…0]. Чтобы информация не была потеряна при наращивании сдвиговых регистров, седьмой выход схемы DD19.1 подключен к входу DR второго сдвигового регистра DD19.2. Последовательный код с шины А[9…0] снимается с первого выхода второй схемы DD19.2 и передается на информационный вход умножителя Y. Такое подключение логических элементов позволяет выполнять операцию умножения двух операндов. Полученное произведение передается в последовательном коде на вход RC2 микроконтроллера, который помещает в своей памяти первое произведение. Далее последовательно перемножаются в умножителе DD18.1 последующие номера адресов ячеек памяти ОЗУ DD13.1 на соответствующие данные, хранимые в этих ячейках, а результат произведения записывается в память микроконтроллера. После выполнения всех операций умножения микроконтроллер по заданной программе рассчитывает суммарное значение произведений Σ1.
Для определения второй суммы Σ2 необходимо последовательно сложить все данные, записанные в буферную схему DD13.1. Для этого ОЗУ DD13.1 переводится в режим чтения информации, на входе W/R=1 устанавливается логическая единица, а на сумматоры DD14.1 передаются младшие разряды f4[27…24] и суммы h[3…0], полученные на i-й итерации, а на сумматор DD14.2 передаются старшие разряды f4[31…28] и суммы h[7…4]. В качестве сумматоров DD14.1÷DD14.2 используются цифровые схемы К555ИМ6. Результат суммирования, полученный на i-й операции, хранится в буферной схеме ОЗУ DD15.1. После выполнения всех итераций результирующая сумма Σ2 будет храниться в буферной схеме DD15.1. Для передачи полученного значения суммы Σ2 в микроконтроллер параллельный 8-разрядный код h[7…0] преобразуется в последовательный. Для этой операции используется регистр сдвига DD16.1, выполненный на логической схеме К555ИР13. На ее входы данных D подается 8-разрядный код h[7…0], а с седьмого выхода снимается последовательный код, который передается на вход микроконтроллера RC1.
После определения двух суммарных значений Σ1 и Σ2 МК по заданной программе выполняет процедуру деления первой суммы на вторую Σ1/Σ2. Результат процедуры является выходным значением, полученным в ходе реализации нечеткого логического вывода. Проведенные экспериментальные исследования показали эффективность предложенной адаптивной системы управления исполнительными механизмами оборудования с ЧПУ [7, 8], в частности, точность при механической обработке изделий повысилась не менее чем на 10 %, а скорость принятия управляющих решений при компенсации внешних факторов, действующих в режиме реального времени на технологическую систему „станок—приспособление— инструмент—деталь“, повысилась в 1,5 раза.
Заключение. Таким образом, предлагаемая структурная схема адаптивной системы управления исполнительными механизмами оборудования с ЧПУ, рассмотренная в первой части статьи, позволяет в режиме реального времени повысить точность механической обработки изделий, а также увеличить скорость принятия решений в случае воздействия внешних факторов.
Работа выполнена в рамках гранта Президента РФ МК-277.2012.8 и ФЦП, государственный контракт № 14.740.11.1003.
СПИСОК ЛИТЕРАТУРЫ
1. Яблочников Е. И., Молочник В. И., Гусельников В. С. Метод разработки групповых технологических процессов для оборудования с числовым программным управлением // Изв. вузов. Приборостроение. 2010. Т. 53, № 6. С. 63—67.
ИЗВ. ВУЗОВ. ПРИБОРОСТРОЕНИЕ. 2013. Т. 56, № 6
Автоматизированная система управления технологическими операциями
71
2. Акульшин Г. Ю., Бобырь М. В., Ширабакина Т. А. Система фиксации деталей на основе электрореологического эффекта // Изв. вузов. Приборостроение. 2012. Т. 55, № 2. С. 47—50.
3. Бобырь М. В., Титов В. С. Интеллектуальная система управления температурными деформациями при резании // Автоматизация и современные технологии. 2011. № 5. С. 3—7.
4. Бобырь М. В. Диагностика оборудования с ЧПУ методами нечеткой логики // Промышленные АСУ и контроллеры. 2010. № 1. С. 18—20.
5. Рутковская Д., Пилиньский М., Рутковский Л. Нейронные сети, генетические алгоритмы и нечеткие системы. М.: Горячая линия-Телеком, 2006. 452 с.
6. Угрюмов Е. П. Цифровая схемотехника. СПб: БХВ-Петербург, 2004. 528 с.
7. Титов В. С., Бобырь М. В., Милостная Н. А. Автоматическая компенсация тепловых деформаций шпиндельных узлов прецизионного оборудования с ЧПУ // Промышленные АСУ и контроллеры. 2006. № 11. С. 31—35.
8. Бобырь М. В., Титов В. С., Анциферов А. В. Алгоритм высокоскоростной обработки деталей на основе нечеткой логики // Мехатроника, Автоматизация, Управление. 2012. № 6. С. 21—26.
Максим Владимирович Бобырь
Сведения об авторе — канд. техн. наук, доцент; Юго-Западный государственный университет,
кафедра вычислительной техники, Курск; E-mail: fregat_mn@rambler.ru
Рекомендована Юго-Западным государственным университетом
Поступила в редакцию 18.02.13 г.
ИЗВ. ВУЗОВ. ПРИБОРОСТРОЕНИЕ. 2013. Т. 56, № 6